vivado 仿真（無 testbench）#
實現步驟#
- 新建一個工程並添加自己編寫的 Verilog 文件
添加後 vivado 會自動識別文件中的 module
- 創建 block design 文件，添加模塊
添加前可能會有以下警告，等待一段時間即可。
- 再次右鍵，點擊 Add IP，添加以下模塊
雙擊此模塊可以設定各種參數
- 運行自動連線，選擇上面添加的時鐘源
- 在懸空的引腳上右鍵，選中以下選項，創建端口
- 在左側 source 欄中，在 1 處右鍵，選擇 2 處選項，將 bd 文件轉化為.v 文件
- 在生成的新文件上右鍵，將其設置為 top 文件
- 運行仿真，可以看到仿真結果
總結#
添加 simulation clock 模塊後如果進行 RTL 分析和綜合的話會報錯，目測可能是因為該模塊只能用來行為級仿真。
由於本人剛剛入門使用 vivado，很多操作不甚熟悉，如有錯誤歡迎指正。