FPGA
IP-ROM
ROM read only memory
.coe 文件生成
Copy
%% sin-cos wave data write in coe file
clear all ;
clc ;
N = 4096 ;
y = zeros(N , 1) ;
for i = 1:1:N…
AXI-STREAM协议
AXI-STREAM 简介 概念
AXI-Stream 总线是一种高效、简单的数据传输协议，主要用于高吞吐量的数据流传输场景。相比于传统的 AXI 总线，AXI-Stream 总线更加简单和轻量级，它通过无需地址的方式，将数据从一个模块传输到另一个模块…
vivado仿真（无testbench）
实现步骤 新建一个工程并添加自己编写的 Verilog 文件
添加后 vivado 会自动识别文件中的 module
创建 block design 文件，添加模块
添加前可能会有以下警告，等待一段时间即可。
再次右键，点击 Add IP，添加以下模块
双…
Cyclone III 内部资源
[toc] 本人使用的 Altera DE0 使用的主控芯片为 EP3C16F484C6，由上图可知包含 15408 个逻辑单元，56 个 M9K，56 个 18×18 乘法器，4 个 PLL 等资源。
Logic Elements and Logic Array…